Анализ рукодельного и сгенерированного с помощью Simulink HDL Verilog-кода - Вадим Вологин ФРКТ МФТИ

В докладе представлен сравнительный анализ рукодельного Verilog-кода и HDL-кода, сгенерированного с помощью моделей Simulink, для обработки изображений на FPGA. Исследование охватывает распространенные алгоритмы ISP. Обе реализации были синтезированы и протестированы на FPGA в одинаковых условиях на предмет использования аппаратных ресурсов (LUT, DSP, BRAM), временных характеристик и задержек. Вадим Вологин, RTL-разработчик, ФРКТ МФТИ Занимается реализацией алгоритмов обработки изображений на FPGA. Его команда разрабатывает пользовательские проекты на Verilog, а также генерирует синтезируемый HDL-код с использованием MATLAB и Simulink.